본문 바로가기

회로설계

EDA_cadence_VLSI_설계, 기초 단축키

기초 cadence tool

모바 엑스텀

 

더보기

처음 심볼 만들거나 스케메틱 설계할때 sch 라이브러리 파일에서 i 로 소자 끌고옴 width 1.6u 0.5u,1

pin 설정(단축키 p)로 A,Y,VDD,VSS 설정

심볼 형성 -> create -> cellview -> from cellview

  • 핀 위치 설정 A Y VSS VDD 각 위치에 맞게 형성

심볼 완성후 create -> shape -> line or circle -> 저장


시뮬레이션

 

더보기

파일 -> new - cellview 선택 -> 파일이름은 만든 심볼_presimul

  • 저장된 심볼 불러오기 -> analogLib에서 VDC, Vpulse, Gnd 가져오고 삽입 -> 배치된 심볼에 맞게 인가해줘야함 -> 배치된 VDC, Vpulse 에 값을 입력 0v,5v -> Vpulse -> 0v 5v 주기: 10ns,500.0ps,100.0ps,100.0ps,5ns 펄스 width까지 입력 ->check &save
  • -> ade explorer 실행 -> create new view (maestro) -> setup에서 model libraries -> scs 파일 선택 nmos 사용시 mos 입력, setup, high performace simulation 에서 spectre, moderate 선택 -> analyes에서 ex0 tran에100n입력 -> outputs -> add -> signal -> vin vout 출력명 설정 -> 시뮬레이션 돌리기

 

-------------------------------------------------------------

기본 단축키

 

 

더보기

길이 재기 k

이어 그리기 r

크기 늘리기 s

쉬프트 케이 자 다 지우기

폴리 가로-> L

엑티브 영역에 얹을꺼니까 엑티브영역으로 w를 설정한다고 볼 수 있음 세로

nsd, psd 는 무슨 도핑인지

nmos tap은 p니까 psd를 그라운드쪽에

r : 직사각형

s : 늘리기

m : 이동시키기

u : 실행 취소

Shift + u : 취소한 것을 취소 ( 되돌아오기 )

f : 화면 맞추기

k : ruler

Shift + k : ruler 지우기

g : 중력 on/off ( 탁 달라붙기 )

i : 인스턴스 만들기

q : Property

l : Label

왼쪽 마우스 드래그 : 영역 선택

Ctrl + d : 선택 취소 ( 이미 선택된 도형이 있을 때 )

d : 선택 취소 ( 이후 도형을 눌러서 취소 )

z + 왼쪽 마우스 드래그 : 영역 확대

오른쪽 마우스 드래그 : 영역 확대

w : 이전 영역 확대로 돌아가기

Shift + z : zoom out

Ctrl + z : zoom in

Shift + f : 인스턴스 내부 보이기

Ctrl + f : 인스턴스 내부 숨기기

p : wire 그리기 ( 누르고 F3을 누르면 width 설정 가능 )

e : Display Option

o : Create via

  1. 도형을 Create 하거나 Edit 할 때 한 번에 가로만/세로만 변경될 때 ( Orthogonal )

E를 눌러 Display Option으로 진입.

Snap modes 탭

diagonal로 바꾸기

  • -> 대각선으로도 Create 및 Edit 가능 ( 추천 X )
  1. ME1으로 wire를 그리다가 ME2로 바로 그리고 싶을 때 ( 번거로운 작업 없이 )

그리다가 마우스 오른쪽 버튼 클릭

via up to ME2 클릭

(자매품 : via down to ME1)

  1. DRC 이전 Layout 할 때 미리 DRC를 Notify하고 싶을 때

Options 탭

DRD Edit 클릭

Notify를 Enabled 체크

edit → hierachy → flatten → pcell 불러온 소자 레이아웃 개별 분리

%% poly 그리고 act가 1.85는 되야 cont가 들어가는 최소 넓이임

 

 

-------------------------------------------------------------

0.5u 공정 drc rule 정리 -> 내가 작성한 것, 이런 흐름으로 미리 파악하고 들어가니 편했음

 

 

  1. 더보기
    nwell
더보기

최소 넓이 2.5

nwell끼리 1.25 떨어져야함

  1. act 룰

최소 width 1.6 / max100

  • act 가운데 poly가 얹어지면 폴리에서 한쪽으로 최소 0.85는 act가 커야함
  • act만 그렸을때는 최소 0.7
  • nwell 안에 p-act를 그렸을때 최소 nwell이 한쪽기준 1.4 더 커야함
  • nwell 안에 nact를 그렸을때는 0.5
  1. poly 룰
  • 최소 넓이 0.5 ~ 100
  • 폴리끼리는 0.6 떨어져야함
  • 폴리랑 엑트는 0.5
  • 엑트와 폴리를 겹쳐 그릴때는 0.5 폴리가 튀어나와 있어야함
  • 폴리 2의 경우 : 폴리끼리 0.75 떨구기, 폴리 하나는 0.6이 최소 넓이, 엑트랑은 0.5
  1. NSD, PSD 룰
  • 겹쳐 그릴때 nact, pact랑 한쪽이 최소 0.5 nsd가 더 커야함
  • nsd,psd 최소는 0.75
  • nsd끼리 최소 0.75 떨어져야함
  1. cont 룰 → 폴리랑 엑트가 1.85 떨어져야 cont 박을 수 있는 최소
  • cont 최소 0.6
  • 폴리 안에있는 cont부터 act까지 최소 1.0 떨어져야함
  • 엑트안에 폴리가 겹쳐있고 엑트에 cont가 박힌 경우 cont부터 폴리까지 최소 거리는 0.75
  • metal 1 안에 cont 최소 0.6
  1. metal1
  • 최소 0.8 메탈끼리도 0.8

메탈2는 1.0

  1. via 룰
  • 더보기
    0.8이 최소, 컨트끼리도 0.8 떨궈야함
  • 더보기
    비아랑 컨트 사이는 0.6

'회로설계' 카테고리의 다른 글

[cadence] 1k*4bit SRAM full-custom 설계(0.5um PDK)  (4) 2024.09.22
Verilog 기초  (0) 2024.08.26
RTL 디지털 설계 (VHDL)  (0) 2024.08.19