회로설계 (4) 썸네일형 리스트형 [cadence] 1k*4bit SRAM full-custom 설계(0.5um PDK) 전체 Shcematic 구조는 위 그림과 같다. 간단한 동작 설명을 하면 다음과 같다. 5 to 32 Row Decoder(Active Low) 출력선과 5 to 32 Column Decoder(Active Low) 출력선이 Nor gate에서 만나 WordLine을 1로 만들어 원하는 4비트 셀을 선택한다. 다음으로 Precharge로 읽기/쓰기 동작을 준비하고, Tristate_Buffer_Feedback에 DATA가 들어간다. 쓰기 동작 시 Tristate_Buffer_Feedback에 의해 읽기 동작은 발생하지 않으며, 반대로 읽기 동작 시에는 쓰기 동작은 발생하지 않는다. 읽기 동작 시에는 BL과 BL’의 차이를 Sense_Amp를 통해 읽는다. 이때, Sense_Amp 출력은 Tristate.. Verilog 기초 더보기2024.08.19 - [회로설계] - RTL 디지털 설계 (VLSI, Verilog)디지털 설계 기초 + VHDL 코드는 위 링크에 정리 Verilog( Xilinx vivado 20.2 버전 ) 더보기기본 세팅 vivado -> create project -> next -> 한글을 넣으면 안됨(컴파일에러남), 위에는 프로젝트이름, 아래는 파일위치 -> rtl 프로젝트-> 소스 없으니 넥스트-> constraints 나중에 할꺼임이미 프로젝트를 진행한게 있다면 open -> 파일그림있는거 선택 넥스트 -> 파트 옆에 보드 클릭 -> 인스톨/업데이트 보드 클릭 -> 디질런트 사에 베이시스3(초보자들이 많이씀 대중적으로 많이 사용하는 보드임/ 실습하는 애들 이거 써서 이걸로 설명한듯) -> 우클릭해서.. RTL 디지털 설계 (VHDL) 실습했던 로직 종류들을 정리 해놓은 것으로 자세한 실습 코드는 추후 업로드 예정(댓글 남겨주시면 제공 가능) EDA_cadence_VLSI_설계, 기초 단축키 기초 cadence tool모바 엑스텀 더보기처음 심볼 만들거나 스케메틱 설계할때 sch 라이브러리 파일에서 i 로 소자 끌고옴 width 1.6u 0.5u,1pin 설정(단축키 p)로 A,Y,VDD,VSS 설정심볼 형성 -> create -> cellview -> from cellview핀 위치 설정 A Y VSS VDD 각 위치에 맞게 형성심볼 완성후 create -> shape -> line or circle -> 저장시뮬레이션 더보기파일 -> new - cellview 선택 -> 파일이름은 만든 심볼_presimul저장된 심볼 불러오기 -> analogLib에서 VDC, Vpulse, Gnd 가져오고 삽입 -> 배치된 심볼에 맞게 인가해줘야함 -> 배치된 VDC, Vpulse 에 값을 입력 0v,.. 이전 1 다음
